機(jī)械DDR一致性測(cè)試HDMI測(cè)試

制定DDR 內(nèi)存規(guī)范的標(biāo)準(zhǔn)化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照J(rèn)EDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達(dá)到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達(dá)到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點(diǎn)。但是從LPDDR4開(kāi)始，由于高性 能移動(dòng)終端的發(fā)展，LPDDR4的速率開(kāi)始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標(biāo)準(zhǔn)制定，并于2020年在的移動(dòng)終端上開(kāi)始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開(kāi)始配合Intel等公司的新一代服務(wù)器平臺(tái)走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。擴(kuò)展 DDR4 和 LPDDR4 合規(guī)性測(cè)試軟件的功能。機(jī)械DDR一致性測(cè)試HDMI測(cè)試

DDR數(shù)據(jù)總線的一致性測(cè)試

DQS (源同步時(shí)鐘)和DQ (數(shù)據(jù))的波形參數(shù)測(cè)試與命令地址總線測(cè)試類(lèi)似，比較簡(jiǎn) 單，在此不做詳細(xì)介紹。對(duì)于DDR1, DQS是單端信號(hào)，可以用單端探頭測(cè)試；DDR2&3 DQS 則是差分信號(hào)，建議用差分探頭測(cè)試，減小探測(cè)難度。DQS和DQ波形包括三態(tài)(T特征，以及讀數(shù)據(jù)(Read Burst)、寫(xiě)數(shù)據(jù)(Write Burst)的DQS和DQ的相對(duì)時(shí)序特征。在 我們測(cè)試時(shí)，只是捕獲了這樣的波形，然后測(cè)試出讀、寫(xiě)操作時(shí)的建立時(shí)間和保持時(shí)間參數(shù) 是不夠的，因?yàn)閿?shù)據(jù)碼型是變化的，猝發(fā)長(zhǎng)度也是變化的，只測(cè)試幾個(gè)時(shí)序參數(shù)很難覆蓋各 種情況，更難測(cè)出差情況。很多工程師花了一周時(shí)間去測(cè)試DDR,卻仍然測(cè)不出問(wèn)題的關(guān) 鍵點(diǎn)就在于此。因此我們應(yīng)該用眼圖的方式去測(cè)試DDR的讀、寫(xiě)時(shí)序，確保反映整體時(shí)序情 況并捕獲差情況下的波形，比較好能夠套用串行數(shù)據(jù)的分析方法，調(diào)用模板幫助判斷。 四川DDR一致性測(cè)試執(zhí)行標(biāo)準(zhǔn)DDR3信號(hào)質(zhì)量測(cè)試,信號(hào)一致性測(cè)試。

我們看到，在用通用方法進(jìn)行的眼圖測(cè)試中，由于信號(hào)的讀寫(xiě)和三態(tài)都混在一起，因此很難對(duì)信號(hào)質(zhì)量進(jìn)行評(píng)估。要進(jìn)行信號(hào)的評(píng)估，第1步是要把讀寫(xiě)信號(hào)分離出來(lái)。傳統(tǒng)上有幾種方法用來(lái)進(jìn)行讀寫(xiě)信號(hào)的分離，但都存在一定的缺陷。可以利用讀寫(xiě)Preamble的寬度不同用脈沖寬度觸發(fā)，但由于JEDEC只規(guī)定了WritePreamble寬度的下限，因此不同芯片間Preamble的寬度可能是不同的，而且如果Read/Write的Preamble的寬度一樣，則不能進(jìn)行分離。也可以利用讀寫(xiě)信號(hào)的幅度不同進(jìn)行分離，如圖7-138中間 的圖片所示，但是如果讀寫(xiě)信號(hào)幅度差別不大，則也不適用6還可以根據(jù)RAS、CAS、CS、 WE等控制信號(hào)來(lái)分離讀寫(xiě)，但這種方法要求通道數(shù)多于4個(gè)，只 有帶數(shù)字通道的MSO示波器才能滿足要求，比如Agilent的MS09000A系列或者 MSOX90000A系列，對(duì)于用戶示波器的要求比較高。

前面介紹過(guò)，JEDEC規(guī)范定義的DDR信號(hào)的要求是針對(duì)DDR顆粒的引腳上的，但 是通常DDR芯片采用BGA封裝，引腳無(wú)法直接測(cè)試到。即使采用了BGA轉(zhuǎn)接板的方 式，其測(cè)試到的信號(hào)與芯片引腳處的信號(hào)也仍然有一些差異。為了更好地得到芯片引腳 處的信號(hào)質(zhì)量， 一種常用的方法是在示波器中對(duì)PCB走線和測(cè)試夾具的影響進(jìn)行軟件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個(gè)鏈路上各部分的S參數(shù)模型 文件(通常通過(guò)仿真或者實(shí)測(cè)得到),并根據(jù)實(shí)際測(cè)試點(diǎn)和期望觀察到的點(diǎn)之間的傳輸函數(shù)， 來(lái)計(jì)算期望位置處的信號(hào)波形，再對(duì)這個(gè)信號(hào)做進(jìn)一步的波形參數(shù)測(cè)量和統(tǒng)計(jì)。展示了典型的DDR4和DDR5信號(hào)質(zhì)量測(cè)試環(huán)境，以及在示波器中進(jìn)行去嵌入操作的 界面。DDR3 和 LPDDR3 一致性測(cè)試應(yīng)用軟件。

JEDEC組織發(fā)布的主要的DDR相關(guān)規(guī)范，對(duì)發(fā)布時(shí)間、工作頻率、數(shù)據(jù) 位寬、工作電壓、參考電壓、內(nèi)存容量、預(yù)取長(zhǎng)度、端接、接收機(jī)均衡等參數(shù)做了從DDR1 到 DDR5的電氣特性詳細(xì)對(duì)比?？梢钥闯鯠DR在向著更低電壓、更高性能、更大容量方向演 進(jìn)，同時(shí)也在逐漸采用更先進(jìn)的工藝和更復(fù)雜的技術(shù)來(lái)實(shí)現(xiàn)這些目標(biāo)。以DDR5為例，相 對(duì)于之前的技術(shù)做了一系列的技術(shù)改進(jìn)，比如在接收機(jī)內(nèi)部有均衡器補(bǔ)償高頻損耗和碼間 干擾影響、支持CA/CS訓(xùn)練優(yōu)化信號(hào)時(shí)序、支持總線反轉(zhuǎn)和鏡像引腳優(yōu)化布線、支持片上 ECC/CRC提高數(shù)據(jù)訪問(wèn)可靠性、支持Loopback(環(huán)回)便于IC調(diào)測(cè)等。完整的 DDR4調(diào)試、分析和一致性測(cè)試.四川自動(dòng)化DDR一致性測(cè)試

DDR4協(xié)議/功能調(diào)試和分析參考解決方案。機(jī)械DDR一致性測(cè)試HDMI測(cè)試

(2)根據(jù)讀/寫(xiě)信號(hào)的幅度不同進(jìn)行分離。如果PCB走線長(zhǎng)度比較 長(zhǎng)，在不同位置測(cè)試時(shí)可能讀/寫(xiě)信號(hào)的幅度不太一樣，可以基于幅度進(jìn)行觸發(fā)分離。但是 這種方法對(duì)于走線長(zhǎng)度不長(zhǎng)或者讀/寫(xiě)信號(hào)幅度差別不大的場(chǎng)合不太適用。

(3)根據(jù)RAS、CAS、CS、WE等控制信號(hào)進(jìn)行分離。這種方法使用控制信號(hào)的讀/寫(xiě)  來(lái)判決當(dāng)前的讀寫(xiě)指令，是可靠的方法。但是由于要同時(shí)連接多個(gè)控制信號(hào)以及Clk、 DQS、DQ等信號(hào)，要求示波器的通道數(shù)多于4個(gè)，只有帶數(shù)字通道的混合信號(hào)示波器才能  滿足要求，而且數(shù)字通道的采樣率也要比較高。圖5.11是用帶高速數(shù)字通道的示波器觸發(fā)  并采集到的DDR信號(hào)波形。 機(jī)械DDR一致性測(cè)試HDMI測(cè)試

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