河北多端口矩陣測試DDR3測試

創(chuàng)建工程啟動(dòng)SystemSI工具，單擊左側(cè)Workflow下的LoadaNew/ExistingWorkspace菜單項(xiàng),在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊，單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框，選擇個(gè)模板addr_bus_sparam_4mem,設(shè)置好新建Workspace的路徑和名字，單擊0K按鈕。如圖4-36所示，左側(cè)是Workflow,右側(cè)是主工作區(qū)。

分配舊IS模型并定義總線左側(cè)Workflow提示第2步為AssignIBISModels,先給內(nèi)存控制器和SDRAM芯片分配實(shí)際的IBIS模型。雙擊Controller模塊，在工作區(qū)下方彈出Property界面，左側(cè)為Block之間的連接信息，右側(cè)是模型設(shè)置。單擊右下角的LoadIBIS...按鈕，彈出LoadIBIS對話框。 DDR3內(nèi)存的一致性測試可以修復(fù)一致性問題嗎？河北多端口矩陣測試DDR3測試

DDR 規(guī)范的時(shí)序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對于信號(hào)的時(shí)序要求。這是我們所設(shè)計(jì)的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時(shí)序圖，筆者大致計(jì)算了一下，有 40 個(gè)左右。作為高速電路設(shè)計(jì)的工程師，我們不可能也沒有時(shí)間去做全部的仿真波形來和規(guī)范的要求一一對比驗(yàn)證，那么哪些時(shí)序圖才是我們關(guān)注的重點(diǎn)？事實(shí)上，在所有的這些時(shí)序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個(gè)，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個(gè)基本的時(shí)序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個(gè)時(shí)序圖拼在了一起，而其他的時(shí)序圖的實(shí)現(xiàn)都是以這兩個(gè)圖為基礎(chǔ)的。在板級系統(tǒng)設(shè)計(jì)中，只要滿足了這兩個(gè)時(shí)序圖的質(zhì)量，其他的時(shí)序關(guān)系要求都是對這兩個(gè)時(shí)序圖邏輯功能的擴(kuò)展，應(yīng)該是 DDR 控制器的邏輯設(shè)計(jì)人員所需要考慮的事情。 河北多端口矩陣測試DDR3測試是否可以在運(yùn)行操作系統(tǒng)時(shí)執(zhí)行DDR3一致性測試？

在接下來的Setup NG Wizard窗口中選擇要參與仿真的信號(hào)網(wǎng)絡(luò)，為這些信號(hào)網(wǎng)絡(luò)分組并定義單個(gè)或者多個(gè)網(wǎng)絡(luò)組。選擇網(wǎng)絡(luò)DDR1_DMO.3、DDR1_DQO.31、DDR1_DQSO.3、 DDRl_NDQS0-3,并用鼠標(biāo)右鍵單擊Assign interface菜單項(xiàng)，定義接口名稱為Data,

設(shè)置完成后，岀現(xiàn)Setup NG wizard: NG pre-view page窗口，顯示網(wǎng)絡(luò)組的信息，如圖 1-137所示。單擊Finish按鈕，網(wǎng)絡(luò)組設(shè)置完成。

單擊設(shè)置走線檢查參數(shù)(Setup Trace Check Parameters),在彈出的窗口中做以下設(shè) 置：勾選阻抗和耦合系數(shù)檢查兩個(gè)選項(xiàng)；設(shè)置走線耦合百分比為1%，上升時(shí)間為lOOps；選 擇對網(wǎng)絡(luò)組做走線檢查(Check by NetGroup)；設(shè)置交互高亮顯示顏色為白色。

容量與組織：DDR規(guī)范還涵蓋了內(nèi)存模塊的容量和組織方式。DDR內(nèi)存模塊的容量可以根據(jù)規(guī)范支持不同的大小，如1GB、2GB、4GB等。DDR內(nèi)存模塊通常以多個(gè)內(nèi)存芯片排列組成，其中每個(gè)內(nèi)存芯片被稱為一個(gè)芯粒（die），多個(gè)芯?？梢越M成密集的內(nèi)存模塊。電氣特性：DDR規(guī)范還定義了內(nèi)存模塊的電氣特性，包括供電電壓、電流消耗、輸入輸出電平等。這些電氣特性對于確保DDR內(nèi)存模塊的正常工作和兼容性至關(guān)重要。兼容性：DDR規(guī)范還考慮了兼容性問題，確保DDR內(nèi)存模塊能夠與兼容DDR接口的主板和控制器正常配合。例如，保留向后兼容性，允許支持DDR接口的控制器工作在較低速度的DDR模式下。什么是DDR3一致性測試？

DDR3信號(hào)質(zhì)量問題及仿真解決案例隨著DDR信號(hào)速率的升高，信號(hào)電平降低，信號(hào)質(zhì)量問題也會(huì)變得突出。比如DDR1的數(shù)據(jù)信號(hào)通常用在源端加上匹配電阻來改善波形質(zhì)量；DDR2/3/4會(huì)將外部電阻變成內(nèi)部ODT；對于多負(fù)載的控制命令信號(hào)，DDR1/2/3可以在末端添加VTT端接，而DDR4則將采 用VDD的上拉端接。在CLK的差分端接及控制芯片驅(qū)動(dòng)能力的選擇等方面，可以通過仿真 來得到正確驅(qū)動(dòng)和端接，使DDR工作時(shí)信號(hào)質(zhì)量改善，從而增大DDRI作時(shí)序裕量。DDR3內(nèi)存的一致性測試是否會(huì)降低內(nèi)存模塊的壽命？河北多端口矩陣測試DDR3測試

如何確保DDR3一致性測試的可靠性和準(zhǔn)確性？河北多端口矩陣測試DDR3測試

DDR 系統(tǒng)概述

DDR 全名為 Double Data Rate SDRAM ，簡稱為 DDR。DDR 本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高 SDRAM 的速度，它允許在時(shí)鐘的上升沿和下降沿讀/寫數(shù)據(jù)，因而其數(shù)據(jù)速率是標(biāo)準(zhǔn) SDRAM 的兩倍，至于地址與控制信號(hào)與傳統(tǒng) SDRAM 相同，仍在時(shí)鐘上升沿進(jìn)行數(shù)據(jù)判決。  DDR 與 SDRAM 的對比DDR 是一個(gè)總線系統(tǒng)，總線包括地址線、數(shù)據(jù)信號(hào)線以及時(shí)鐘、控制線等。其中數(shù)據(jù)信號(hào)線可以隨著系統(tǒng)吞吐量的帶寬而調(diào)整，但是必須以字節(jié)為單位進(jìn)行調(diào)整，例如，可以是 8 位、16 位、24 位或者 32 位帶寬等。 所示的是 DDR 總線的系統(tǒng)結(jié)構(gòu)，地址和控制總線是單向信號(hào)，只能從控制器傳向存儲(chǔ)芯片，而數(shù)據(jù)信號(hào)則是雙向總線。

DDR 總線的系統(tǒng)結(jié)構(gòu)DDR 的地址信號(hào)線除了用來尋址以外，還被用做控制命令的一部分，因此，地址線和控制信號(hào)統(tǒng)稱為地址/控制總線。DDR 中的命令狀態(tài)真值表?？梢钥吹?，DDR 控制器對存儲(chǔ)系統(tǒng)的操作，就是通過控制信號(hào)的狀態(tài)和地址信號(hào)的組合來完成的。 DDR 系統(tǒng)命令狀態(tài)真值表 河北多端口矩陣測試DDR3測試