數(shù)字信號的時域和頻域 數(shù)字信號的頻率分量可以通過從時域到頻域的轉(zhuǎn)換中得到。首先我們要知道時域是真實世界，頻域是更好的用于做信號分析的一種數(shù)學(xué)手段，時域的數(shù)字信號可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€個頻率點的正弦波的。這些正弦波就是對應(yīng)的數(shù)字信號的頻率分量。...

高速信號傳輸技術(shù)理論和概念繁多 對于大多數(shù)從事電子設(shè)計的工程師，由于沒有系統(tǒng)的電磁兼容、信號完整性和電源完整性技術(shù)專業(yè)學(xué)習(xí)和培訓(xùn)，往往接觸到許多眾說紛紜的有關(guān)高速信號傳輸方面的解釋，這些解釋往往為了說明SI、PI和EMC相關(guān)理論、概念和技術(shù)，從不同...

傳輸線反射系數(shù)反射系數(shù)包含源-反射系數(shù)（SRC）和負(fù)載反射系數(shù)（LRC），源反射系數(shù)是源內(nèi)阻和特征阻抗關(guān)系；負(fù)載反射系數(shù)是負(fù)載阻抗和傳輸線的關(guān)系。信號在傳輸?shù)倪^程中如果遇到阻抗突變，就會產(chǎn)生反射，反射電壓的大小和入射電壓以及傳輸線的阻抗有關(guān)，如下圖所示，假...

克勞德高速數(shù)字信號測試實驗室 高速信號傳輸技術(shù)的內(nèi)涵高速電信號傳輸設(shè)計與分析是電子設(shè)計工程師必須掌握的基本技能。電子產(chǎn)品處理器主頻高至GHz、傳輸速率達(dá)到Gbps以上，高速信號的處理和傳輸要求電子設(shè)計工程師必須至少具備以下三項技能： ●高速邏輯...

PCIe5.0物理層技術(shù)PCI-SIG組織于2019年發(fā)布了針對PCIe5.0芯片設(shè)計的Base規(guī)范，針對板卡設(shè)計的CEM規(guī)范也在2021年制定完成，同時支持PCIe5.0的服務(wù)器產(chǎn)品也在2021年開始上市發(fā)布。對于PCIe5.0測試來說，其鏈路的拓?fù)淠Ｐ团cP...

校準(zhǔn)完成后，在進(jìn)行正式測試前，很重要的一點就是要能夠設(shè)置被測件進(jìn)入環(huán)回模式。 雖然調(diào)試時也可能會借助芯片廠商提供的工具設(shè)置環(huán)回，但標(biāo)準(zhǔn)的測試方法還是要基于鏈 路協(xié)商和通信進(jìn)行被測件環(huán)回模式的設(shè)置。傳統(tǒng)的誤碼儀不具有對于PCle協(xié)議理解的功 能，只能盲發(fā)訓(xùn)練...

測試類型8Gbps速率16Gbps速率插卡RX測試眼寬：41.25ps+0/—2ps眼寬：18.75ps+0.5/-0.5ps眼高：46mV+0/-5mV眼高：15mV+1.5/-1.5mV主板RX測試眼寬：45ps+0/-2ps眼寬：18.75ps+0.5/...

在之前的PCIe規(guī)范中，都是假定PCIe芯片需要外部提供一個參考時鐘(RefClk),在這 種芯片的測試中也是需要使用一個低抖動的時鐘源給被測件提供參考時鐘，并且只需要對 數(shù)據(jù)線進(jìn)行測試。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內(nèi)部提供的RefClk(被...

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關(guān)項目測試中，都還需要用到能 與被測件進(jìn)行動態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產(chǎn)生高質(zhì)量的16Gbps信 號、能夠支持外部100MHz參考時鐘的輸入、能夠產(chǎn)生PCIe測試需要的不同Prese...

PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的 特點進(jìn)行了重新設(shè)計，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類似，典型 的設(shè)備有根設(shè)備(Root Complex) ...

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關(guān)項目測試中，都還需要用到能 與被測件進(jìn)行動態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產(chǎn)生高質(zhì)量的16Gbps信 號、能夠支持外部100MHz參考時鐘的輸入、能夠產(chǎn)生PCIe測試需要的不同Prese...

PCIe4.0標(biāo)準(zhǔn)在時鐘架構(gòu)上除了支持傳統(tǒng)的共參考時鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時鐘模式下，主板會給插卡提供一個100MHz的參...

這么多的組合是不可能完全通過人工設(shè)置和調(diào)整 的，必須有一定的機制能夠根據(jù)實際鏈路的損耗、串?dāng)_、反射差異以及溫度和環(huán)境變化進(jìn)行 自動的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動態(tài)協(xié)商。動態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中 就有定義，但早期的芯片并沒有普遍采用；在P...

PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的 特點進(jìn)行了重新設(shè)計，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類似，典型 的設(shè)備有根設(shè)備(Root Complex) ...

在2010年推出PCle3.0標(biāo)準(zhǔn)時，為了避免10Gbps的電信號傳輸帶來的挑戰(zhàn)，PCI-SIG 終把PCle3.0的數(shù)據(jù)傳輸速率定在8Gbps,并在PCle3.0及之后的標(biāo)準(zhǔn)中把8b/10b編碼 更換為更有效的128b/130b編碼，以提高有效的數(shù)據(jù)傳輸...

PCIe4.0的測試項目PCIe相關(guān)設(shè)備的測試項目主要參考PCI-SIG發(fā)布的ComplianceTestGuide(一致性測試指南)。在PCIe3.0的測試指南中，規(guī)定需要進(jìn)行的測試項目及其目的如下(參考資料：PCIe3.0ComplianceTestGui...

PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的 特點進(jìn)行了重新設(shè)計，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類似，典型 的設(shè)備有根設(shè)備(Root Complex) ...

PCle5.0接收端CILE均衡器的頻率響應(yīng)PCIe5.0的主板和插卡的測試方法與PCIe4.0也是類似，都需要通過CLB或者CBB的測試夾具把被測信號引出接入示波器進(jìn)行發(fā)送信號質(zhì)量測試，并通過誤碼儀的配合進(jìn)行LinkEQ和接收端容限的測試。但是具體細(xì)節(jié)和...

當(dāng)被測件進(jìn)入環(huán)回模式并且誤碼儀發(fā)出壓力眼圖的信號后，被測件應(yīng)該會把其從RX 端收到的數(shù)據(jù)再通過TX端發(fā)送出去送回誤碼儀，誤碼儀通過比較誤碼來判斷數(shù)據(jù)是否被 正確接收，測試通過的標(biāo)準(zhǔn)是要求誤碼率小于1.0×10- 12。 19是用高性能誤碼儀進(jìn) 行PCIe4...

隨著數(shù)據(jù)速率的提高，芯片中的預(yù)加重和均衡功能也越來越復(fù)雜。比如在PCle 的1代和2代中使用了簡單的去加重(De-emphasis)技術(shù)，即信號的發(fā)射端(TX)在發(fā)送信 號時對跳變比特(信號中的高頻成分)加大幅度發(fā)送，這樣可以部分補償傳輸線路對高 頻成分的衰減...

PCIe4.0標(biāo)準(zhǔn)在時鐘架構(gòu)上除了支持傳統(tǒng)的共參考時鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時鐘模式下，主板會給插卡提供一個100MHz的參...

相應(yīng)地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進(jìn)行參考 時鐘傳遞的應(yīng)用場景(比如通過Cable連接時)提供便利，但由于收發(fā)...

對于PCIe來說，由于長鏈路時的損耗很大，因此接收端的裕量很小。為了掌握實際工 作環(huán)境下芯片內(nèi)部實際接收到的信號質(zhì)量，在PCIe3.0時代，有些芯片廠商會用自己內(nèi)置 的工具來掃描接收到的信號質(zhì)量，但這個功能不是強制的。到了PCIe4.0標(biāo)準(zhǔn)中，規(guī)范把 接收端的...

Cle4.0測試的CBB4和CLB4夾具無論是Preset還是信號質(zhì)量的測試，都需要被測件工作在特定速率的某些Preset下，要通過測試夾具控制被測件切換到需要的設(shè)置狀態(tài)。具體方法是：在被測件插入測試夾具并且上電以后，可以通過測試夾具上的切換開關(guān)控制DUT輸出...

相應(yīng)地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進(jìn)行參考 時鐘傳遞的應(yīng)用場景(比如通過Cable連接時)提供便利，但由于收發(fā)...

關(guān)于各測試項目的具體描述如下：·項目2.1Add-inCardTransmitterSignalQuality:驗證插卡發(fā)送信號質(zhì)量，針對2.5Gbps、5Gbps、8Gbps、16Gbps速率?！ろ椖?.2Add-inCardTransmitterPulse...

(9)PCle4.0上電階段的鏈路協(xié)商過程會先協(xié)商到8Gbps,成功后再協(xié)商到16Gbps;(10)PCIe4.0中除了支持傳統(tǒng)的收發(fā)端共參考時鐘模式，還提供了收發(fā)端采用參考時鐘模式的支持。通過各種信號處理技術(shù)的結(jié)合，PCIe組織總算實現(xiàn)了在兼容現(xiàn)有的FR-4...

當(dāng)鏈路速率不斷提升時，給接收端留的信號裕量會越來越小。比如PCIe4.0的規(guī)范中 定義，信號經(jīng)過物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV, 小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小 ...

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術(shù)也相應(yīng)要更加復(fù)雜。在PCle3.0的 規(guī)范中，針對...

PCIe4.0的物理層技術(shù)PCIe標(biāo)準(zhǔn)自從推出以來，1代和2代標(biāo)準(zhǔn)已經(jīng)在PC和Server上使用10多年時間，正在逐漸退出市場。出于支持更高總線數(shù)據(jù)吞吐率的目的，PCI-SIG組織分別在2010年和2017年制定了PCIe3.0和PCIe4.0規(guī)范，數(shù)據(jù)速率分...