江蘇校準(zhǔn)DDR測試

6.信號(hào)及電源完整性這里的電源完整性指的是在比較大的信號(hào)切換情況下，其電源的容差性。當(dāng)未符合此容差要求時(shí)，將會(huì)導(dǎo)致很多的問題，比如加大時(shí)鐘抖動(dòng)、數(shù)據(jù)抖動(dòng)和串?dāng)_。這里，可以很好的理解與去偶相關(guān)的理論，現(xiàn)在從”目標(biāo)阻抗”的公式定義開始討論。Ztarget=Voltagetolerance/TransientCurrent（1）在這里，關(guān)鍵是要去理解在差的切換情況下瞬間電流（TransientCurrent）的影響，另一個(gè)重要因素是切換的頻率。在所有的頻率范圍里，去耦網(wǎng)絡(luò)必須確保它的阻抗等于或小于目標(biāo)阻抗（Ztarget）。在一塊PCB上，由電源和地層所構(gòu)成的電容，以及所有的去耦電容，必須能夠確保在100KHz左右到100-200MH左右之間的去耦作用。頻率在100KHz以下，在電壓調(diào)節(jié)模塊里的大電容可以很好的進(jìn)行去耦。而頻率在200MHz以上的，則應(yīng)該由片上電容或用的封裝好的電容進(jìn)行去耦。DDR3總線上的工作時(shí)序；江蘇校準(zhǔn)DDR測試

DDR5發(fā)送端測試隨著信號(hào)速率的提升，SerDes技術(shù)開始在DDR5中采用，如會(huì)采用DFE均衡器改善接收誤碼率，另外DDR總線在發(fā)展過程中引入訓(xùn)練機(jī)制，不再是簡單的要求信號(hào)間的建立保持時(shí)間，在DDR4的時(shí)始使用眼圖的概念，在DDR5時(shí)代，引入抖動(dòng)成分概念，從成因上區(qū)分解Rj，Dj等，對芯片或系統(tǒng)設(shè)計(jì)提供更具體的依據(jù)；在抖動(dòng)的參數(shù)分析上，也增加了一些新的抖動(dòng)定義參數(shù)，并有嚴(yán)苛的測量指標(biāo)。針對這些要求，提供了完整的解決方案。UXR示波器，配合D9050DDRC發(fā)射機(jī)一致性軟件，及高阻RC探頭MX0023A，及Interposer，可以實(shí)現(xiàn)對DDR信號(hào)的精確表征。DDR測試DDR測試HDMI測試DDR2總線上的信號(hào)波形；

DDR測試

DDR5的接收端容限測試

前面我們在介紹USB3.0、PCIe等高速串行總線的測試時(shí)提到過很多高速的串行總線由于接收端放置有均衡器，因此需要進(jìn)行接收容限的測試以驗(yàn)證接收均衡器和CDR在惡劣信號(hào)下的表現(xiàn)。對于DDR來說，DDR4及之前的總線接收端還相對比較簡單，只是做一些匹配、時(shí)延、閾值的調(diào)整。但到了DDR5時(shí)代(圖5.19),由于信號(hào)速率更高，因此接收端也開始采用很多高速串行總線中使用的可變增益調(diào)整以及均衡器技術(shù)，這也使得DDR5測試中必須關(guān)注接收均衡器的影響，這是之前的DDR測試中不曾涉及的。

2.PCB的疊層（stackup）和阻抗對于一塊受PCB層數(shù)約束的基板（如4層板）來說，其所有的信號(hào)線只能走在TOP和BOTTOM層，中間的兩層，其中一層為GND平面層，而另一層為VDD平面層，Vtt和Vref在VDD平面層布線。而當(dāng)使用6層來走線時(shí)，設(shè)計(jì)一種拓?fù)浣Y(jié)構(gòu)變得更加容易，同時(shí)由于Power層和GND層的間距變小了，從而提高了電源完整性。互聯(lián)通道的另一參數(shù)阻抗，在DDR2的設(shè)計(jì)時(shí)必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50Ohms必須被用到所有的單端信號(hào)上，且做到阻抗匹配，而對于差分信號(hào)，100Ohms的終端阻抗匹配電阻必須被用到所有的差分信號(hào)終端，比如CLOCK和DQS信號(hào)。另外，所有的匹配電阻必須上拉到VTT，且保持50Ohms，ODT的設(shè)置也必須保持在50Ohms。在DDR3的設(shè)計(jì)時(shí)，單端信號(hào)的終端匹配電阻在40和60Ohms之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRL信號(hào)線上，這已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且，上拉到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70Ohms之間。而差分信號(hào)的阻抗匹配電阻始終在100Ohms。DDR測試信號(hào)問題排查；

DDR測試

在進(jìn)行接收容限測試時(shí)，需要用到多通道的誤碼儀產(chǎn)生帶壓力的DQ、DQS等信號(hào)。測試中被測件工作在環(huán)回模式，DQ引腳接收的數(shù)據(jù)經(jīng)被測件轉(zhuǎn)發(fā)并通過LBD引腳輸出到誤碼儀的誤碼檢測端口。在測試前需要用示波器對誤碼儀輸出的信號(hào)進(jìn)行校準(zhǔn)，如DQS與DQ的時(shí)延校準(zhǔn)、信號(hào)幅度校準(zhǔn)、DCD與RJ抖動(dòng)校準(zhǔn)、壓力眼校準(zhǔn)、均衡校準(zhǔn)等。圖5.21展示了一整套DDR5接收端容限測試的環(huán)境。

克勞德高速數(shù)字信號(hào)測試實(shí)驗(yàn)室

地址：深圳市南山區(qū)南頭街道中祥路8號(hào)君翔達(dá)大廈A棟2樓H區(qū) DDR3總線的解碼方法；江蘇校準(zhǔn)DDR測試

DDR工作原理與時(shí)序問題；江蘇校準(zhǔn)DDR測試

如何測試DDR？

DDR測試有具有不同要求的兩個(gè)方面：芯片級(jí)測試DDR芯片測試既在初期晶片階段也在封裝階段進(jìn)行。采用的測試儀通常是內(nèi)存自動(dòng)測試設(shè)備，其價(jià)值一般在數(shù)百萬美元以上。測試儀的部分是一臺(tái)可編程的高分辨信號(hào)發(fā)生器。測試工程師通過編程來模擬實(shí)際工作環(huán)境；另外，他也可以對計(jì)時(shí)脈沖邊沿前后進(jìn)行微調(diào)來尋找平衡點(diǎn)。自動(dòng)測試儀（ATE）系統(tǒng)也存在缺陷。它產(chǎn)生的任意波形數(shù)量受制于其本身的后備映象隨機(jī)內(nèi)存和算法生成程序。由于映象隨機(jī)內(nèi)存深度的局限性，使波形只能在自己的循環(huán)內(nèi)重復(fù)。因?yàn)镈DR帶寬和速度是普通SDR的二倍，所以波形變化也應(yīng)是其二倍。因此，測試儀的映象隨機(jī)內(nèi)存容量會(huì)很快被消耗殆盡。為此，要保證一定的測試分辨率，就必須增大測試儀的內(nèi)存。建立測試頭也是一個(gè)棘手的問題。因?yàn)镈DR內(nèi)存的數(shù)據(jù)讀取窗口有1—2ns，所以管腳驅(qū)動(dòng)器的上升和下降時(shí)間非常關(guān)鍵。為保證在數(shù)據(jù)眼中心進(jìn)行信號(hào)轉(zhuǎn)換，需要較好的管腳驅(qū)動(dòng)器轉(zhuǎn)向速度。在頻率為266MHz時(shí)，開始出現(xiàn)傳輸線反射。設(shè)計(jì)工程師發(fā)現(xiàn)在設(shè)計(jì)測試平臺(tái)時(shí)必須遵循直線律。為保證信號(hào)的統(tǒng)一性，必須對測試頭布局進(jìn)行傳輸線模擬。管腳驅(qū)動(dòng)器強(qiáng)度必須能比較大限度降低高頻信號(hào)反射。 江蘇校準(zhǔn)DDR測試

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