廣西測量PCI-E測試

雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當采用比較便宜的PCB板材時，就不得不適當減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現(xiàn)可靠信號傳輸。在PCle4.0的16Gbps速率下，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi)，其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預(yù)算為-8dB@8GHz。

整個鏈路的長度需要控制在12英寸以內(nèi)，并且鏈路上只能有一個連接器。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對信號進行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算，圖中各 個部分的鏈路預(yù)算對于設(shè)計和測試都非常重要，對于測試部分的影響后面會具體介紹。 PCI-E 3.0測試發(fā)送端變化；廣西測量PCI-E測試

PCIe4.0標準在時鐘架構(gòu)上除了支持傳統(tǒng)的共參考時鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時鐘模式下，主板會給插卡提供一個100MHz的參考時鐘(Refclk),插卡用這 個時鐘作為接收端PLL和CDR電路的參考。這個參考時鐘可以在主機打開擴頻時鐘 (SSC)時控制收發(fā)端的時鐘偏差，同時由于有一部分數(shù)據(jù)線相對于參考時鐘的抖動可以互 相抵消，所以對于參考時鐘的抖動要求可以稍寬松一些廣西測量PCI-E測試為什么PCI-E3.0的一致性測試碼型和PCI-E2.0不一樣？

首先來看一下惡劣信號的定義，不是隨便一個信號就可以，且惡劣程度要有精確定義才 能保證測量的重復(fù)性。通常把用于接收端容限測試的這個惡劣信號叫作Stress Eye,即壓 力眼圖，實際上是借鑒了光通信的叫法。這個信號是用高性能的誤碼儀先產(chǎn)生一個純凈的 帶特定預(yù)加重的信號，然后在這個信號上疊加精確控制的隨機抖動(RJ)、周期抖動(SJ)、差 模和共模噪聲以及碼間干擾(ISI)。為了確定每個成分的大小都符合規(guī)范的要求，測試之前需要先用示波器對誤碼儀輸出的信號進行校準。其中，ISI抖動是由PCIe協(xié)會提供的測試 夾具產(chǎn)生，其夾具上會模擬典型的主板或者插卡的PCB走線對信號的影響。在PCIe3.0的 CBB夾具上，增加了專門的Riser板以模擬服務(wù)器等應(yīng)用場合的走線對信號的影響；而在 PCIe4.0和PCIe5.0的夾具上，更是增加了專門的可變ISI的測試板用于模擬和調(diào)整ISI的 影響。

在物理層方面，PCIe總線采用多對高速串行的差分信號進行雙向高速傳輸，每對差分  線上的信號速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的  16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電  纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如  果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達到64Gbps的第6代標  準規(guī)范也在討論過程中。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化。pcie3.0和pcie4.0物理層的區(qū)別在哪里？

由于每對數(shù)據(jù)線和參考時鐘都是差分的，所以主  板的測試需要同時占用4個示波器通道，也就是在進行PCIe4.0的主板測試時示波器能夠  4個通道同時工作且達到25GHz帶寬。而對于插卡的測試來說，只需要把差分的數(shù)據(jù)通道  引入示波器進行測試就可以了，示波器能夠2個通道同時工作并達到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機信號質(zhì)量測試環(huán)境。無論是對于發(fā)射機測試，還是對于后面要介紹到的接收機容限測試來說，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板。ISI板上的Trace線有幾十對，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可能會不一致， 所以需要通過配合合適的ISI線對，使得ISI板上的Trace線加上測試電纜、測試夾具、轉(zhuǎn)接  頭等模擬出來的整個測試鏈路的插損滿足測試要求。比如，對于插卡的測試來說，對應(yīng)的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器、轉(zhuǎn)接頭、測  試電纜等的損耗應(yīng)該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進行模擬)。 為了滿足這個要求，比較好的方法是使用矢量網(wǎng)絡(luò)分析儀(VNA)事先進行鏈路標定。PCI-E3.0定義了11種發(fā)送端的預(yù)加重設(shè)置，實際應(yīng)用中應(yīng)該用那個？廣西測量PCI-E測試

PCI-E的信號測試中否一定要使用一致性測試碼型？廣西測量PCI-E測試

PCIe4.0的測試項目PCIe相關(guān)設(shè)備的測試項目主要參考PCI-SIG發(fā)布的ComplianceTestGuide(一致性測試指南)。在PCIe3.0的測試指南中，規(guī)定需要進行的測試項目及其目的如下(參考資料：PCIe3.0ComplianceTestGuide):·ElectricalTesting(電氣特性測試):用于檢查主板以及插卡發(fā)射機和接收機的電氣性能。·ConfigurationTesting(配置測試):用于檢查PCIe設(shè)備的配置空間?！inkProtocolTesting(鏈路協(xié)議測試):用于檢查設(shè)備的鏈路層協(xié)議行為。廣西測量PCI-E測試