廣西DDR測試調(diào)試

DDR測試

除了DDR以外，近些年隨著智能移動終端的發(fā)展，由DDR技術演變過來的LPDDR(Low-PowerDDR,低功耗DDR)也發(fā)展很快。LPDDR主要針對功耗敏感的應用場景，相對于同一代技術的DDR來說會采用更低的工作電壓，而更低的工作電壓可以直接減少器件的功耗。比如LPDDR4的工作電壓為1.1V,比標準的DDR4的1.2V工作電壓要低一些，有些廠商還提出了更低功耗的內(nèi)存技術，比如三星公司推出的LPDDR4x技術，更是把外部I/O的電壓降到了0.6V。但是要注意的是，更低的工作電壓對于電源紋波和串擾噪聲會更敏感，其電路設計的挑戰(zhàn)性更大。除了降低工作電壓以外，LPDDR還會采用一些額外的技術來節(jié)省功耗，比如根據(jù)外界溫度自動調(diào)整刷新頻率(DRAM在低溫下需要較少刷新)、部分陣列可以自刷新，以及一些對低功耗的支持。同時，LPDDR的芯片一般體積更小，因此占用的PCB空間更小。 DDR平均速率以及變化情況；廣西DDR測試調(diào)試

對于DDR2和DDR3，時鐘信號是以差分的形式傳輸?shù)模贒DR2里，DQS信號是以單端或差分方式通訊取決于其工作的速率，當以高度速率工作時則采用差分的方式。顯然，在同樣的長度下，差分線的切換時延是小于單端線的。根據(jù)時序仿真的結果，時鐘信號和DQS也許需要比相應的ADDR/CMD/CNTRL和DATA線長一點。另外，必須確保時鐘線和DQS布在其相關的ADDR/CMD/CNTRL和DQ線的當中。由于DQ和DM在很高的速度下傳輸，所以，需要在每一個字節(jié)里，它們要有嚴格的長度匹配，而且不能有過孔。差分信號對阻抗不連續(xù)的敏感度比較低，所以換層走線是沒多大問題的，在布線時優(yōu)先考慮布時鐘線和DQS。廣東DDR測試銷售廠協(xié)助DDR有那些工具測試；

4.時延匹配在做到時延的匹配時，往往會在布線時采用trombone方式走線，另外，在布線時難免會有切換板層的時候，此時就會添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔的走線，將它們拉直變?yōu)榈乳L度理想走線時，此時它們的時延是不等的，

顯然，上面講到的trombone方式在時延方面同直走線的不對等是很好理解的，而帶過孔的走線就更加明顯了。在中心線長度對等的情況下，trombone走線的時延比直走線的實際延時是要來的小的，而對于帶有過孔的走線，時延是要來的大的。這種時延的產(chǎn)生，這里有兩種方法去解決它。一種方法是，只需要在EDA工具里進行精確的時延匹配計算，然后控制走線的長度就可以了。而另一種方法是在可接受的范圍內(nèi)，減少不匹配度。對于trombone線，時延的不對等可以通過增大L3的長度而降低，因為并行線間會存在耦合，其詳細的結果，可以通過SigXP仿真清楚的看出，L3長度的不同，其結果會有不同的時延，盡可能的加長S的長度，則可以更好的降低時延的不對等。對于微帶線來說，L3大于7倍的走線到地的距離是必須的。

如何測試DDR？

DDR測試有具有不同要求的兩個方面：芯片級測試DDR芯片測試既在初期晶片階段也在封裝階段進行。采用的測試儀通常是內(nèi)存自動測試設備，其價值一般在數(shù)百萬美元以上。測試儀的部分是一臺可編程的高分辨信號發(fā)生器。測試工程師通過編程來模擬實際工作環(huán)境；另外，他也可以對計時脈沖邊沿前后進行微調(diào)來尋找平衡點。自動測試儀（ATE）系統(tǒng)也存在缺陷。它產(chǎn)生的任意波形數(shù)量受制于其本身的后備映象隨機內(nèi)存和算法生成程序。由于映象隨機內(nèi)存深度的局限性，使波形只能在自己的循環(huán)內(nèi)重復。因為DDR帶寬和速度是普通SDR的二倍，所以波形變化也應是其二倍。因此，測試儀的映象隨機內(nèi)存容量會很快被消耗殆盡。為此，要保證一定的測試分辨率，就必須增大測試儀的內(nèi)存。建立測試頭也是一個棘手的問題。因為DDR內(nèi)存的數(shù)據(jù)讀取窗口有1—2ns，所以管腳驅(qū)動器的上升和下降時間非常關鍵。為保證在數(shù)據(jù)眼中心進行信號轉換，需要較好的管腳驅(qū)動器轉向速度。在頻率為266MHz時，開始出現(xiàn)傳輸線反射。設計工程師發(fā)現(xiàn)在設計測試平臺時必須遵循直線律。為保證信號的統(tǒng)一性，必須對測試頭布局進行傳輸線模擬。管腳驅(qū)動器強度必須能比較大限度降低高頻信號反射。 DDR3規(guī)范里關于信號建立；

4）將Vref的去耦電容靠近Vref管腳擺放；Vtt的去耦電容擺放在遠的一個SDRAM外端；VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設計中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會垂直于電容布線。5）當切換平面層時，盡量做到長度匹配和加入一些地過孔，這些事先應該在EDA工具里進行很好的仿真。通常，在時域分析來看，差分線的正負兩根線要做到延時匹配，保證其誤差在+/-2ps，而其它的信號要做到+/-10ps。DDR存儲器信號和協(xié)議測試；通信DDR測試維修電話

DDR測試信號問題排查；廣西DDR測試調(diào)試

DDR測試

DDR4/5的協(xié)議測試除了信號質(zhì)量測試以外，有些用戶還會關心DDR總線上真實讀/寫的數(shù)據(jù)是否正確，以及總線上是否有協(xié)議的違規(guī)等，這時就需要進行相關的協(xié)議測試。DDR的總線寬度很寬，即使數(shù)據(jù)線只有16位，加上地址、時鐘、控制信號等也有30多根線，更寬位數(shù)的總線甚至會用到上百根線。為了能夠?qū)@么多根線上的數(shù)據(jù)進行同時捕獲并進行協(xié)議分析，適合的工具就是邏輯分析儀。DDR協(xié)議測試的基本方法是通過相應的探頭把被測信號引到邏輯分析儀，在邏輯分析儀中運行解碼軟件進行協(xié)議驗證和分析。 廣西DDR測試調(diào)試